FPGAの回路設計を仕事とされて居る方は、各社ツールの「論理合成時間」に悩まされていると思います。
このテーマは、筆者が「世の中にFPGAなるものが登場した」と言う時代から、存在し続けるテーマです。
PALやGAL時代には問題ではありませんでしたが、同時代のASIC設計では意識してました。
パソコンに搭載されているCPUの性能も飛躍的に向上しているのですが、FPGAの論理合成時間は相変わらず＊時間かかる状況です。
シミュレーション環境で「テストベンチ」を作るのですが、実チップでのデバッグ時にの内部信号状態を見る機能（チップスコープとかシグナルタップとか）を使うと、更に論理合成時間が長くなります。
この話は、ソフト屋さんにはなかなか理解してもらえません。
幸い弊社は少数にて、ハード担当ファーム担当デバイスドライバ担当とすぐ近くで作業しているのでファームから「この信号を見て下さい」に対応する時間がかかる事を理解して依頼を考えます。
今回は、進化に開発環境の性能向上が追いつかない事例をご紹介いたしました。
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アポロ精工株式会社 アポロ精工 新横浜オフィス（旧ケーアイテクノロジー/旧市川ソフトラボラトリー）
