最終更新日:
2020-12-29 16:47:37.0
CMOS ICおよびそれを含む半導体製品のラッチアップ破壊に対する耐性を評価する、ラッチアップ試験サービスをご提供いたします。
■ 512ピンまでのICモジュール、電子部品、サブシステムなどの製品に対応します。
■ JEDEC、JEITA、AEC等の国内外の主要規格に対応した試験を提供します。
■ お客様のご要望や目的にあった試験をご提案、実施します。
■ 万一耐性に問題があった場合には、故障解析/原因究明から問題解決までのお手伝いをします。
基本情報
■電流パルス印加法（JEDEC・JEITA・AEC）
■電源過電圧法（JEDEC・JEITA・AEC）
■電圧パルス印加法（AEC）
■ESDパルス印加法（参考試験）
■ラッチアップ判定法（JEDEC方式・電流定義方式）
■試験前後の保護ダイオード特性測定にも対応します。
■ソケット、専用基板等の手配・試験ボード作製にも対応します。
＊VCC電源搭載数：4台（100V/0.5A：1台、50V/1A：3台）
多電源デバイスの対応が可能
＊電源過電圧法の最大電圧：150V（VCC電圧＋VTパルス電圧⇒最大150V）
| 価格情報 | 試験条件により御見積致します。 |
|---|---|
| 納期 |
お問い合わせください
※ 試験条件・数量により変動いたします。 |
| 用途／実績例 | JEDEC JEITA AEC 各種規格試験 |
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